這并非易事，多年來，供應商一直使用傳統(tǒng)的平面晶體管來開發(fā)芯片，但這一結構在10年前的20nm處就已經(jīng)觸礁。平面晶體管仍用于28nm / 22nm及以上的芯片制造，但業(yè)界需要一種新的解決方案，這也就是為什么英特爾在2011年推出了22nm的FinFET，晶圓制造廠緊隨其后推出了16nm / 14nm的

FinFET。在FinFET中，電流的控制是通過在Fin的三個邊的每個邊上實現(xiàn)一個柵極來完成的。FinFET使業(yè)界能夠繼續(xù)進行芯片微縮，但它們也更復雜、功能更小，導致設計成本不斷攀升。根據(jù)IBS首席執(zhí)行官漢德爾·瓊斯（Handel Jones）的說法，設計一款“主流”

7nm芯片的成本為2.17億美元，而設計一款28nm芯片的成本為4000萬美元。在這種情況下，成本是在一項技術投產(chǎn)后的兩年或兩年以上后確定的。7nm及以下，靜態(tài)泄漏再次成為問題，功率和性能效益也開始減少?，F(xiàn)在，性能提升在15％到20％的范圍內。

在制造方面，F(xiàn)inFET需要更復雜的工藝、新材料和不同的設備。這反過來又會提高制造成本?！比绻惆?5nm和5nm進行比較，今天我們會看到晶圓成本增加了5倍。這是由于所需處理步驟增加所致”，TEL America副總裁兼副總經(jīng)理本·拉特薩克（Ben Rathsack）說。

隨著時間的推移，擁有生產(chǎn)尖端芯片資源或能夠看到其價值的公司越來越少。如今，GlobalFoundries、三星、中芯國際、臺積電、UMC和英特爾正在生產(chǎn)16nm/14nm的芯片(英特爾稱之為22nm）。但只有三星和臺積電有能力制造7nm和5nm的芯片。英特爾仍在開發(fā)7nm及更高版本，中芯國際也在開發(fā)7nm。

在3nm及以下時，微縮變得更加困難。開發(fā)可靠且符合規(guī)范的低功耗芯片面臨一些挑戰(zhàn)。此外，IBS的數(shù)據(jù)顯示，開發(fā)主流3nm芯片設計的成本高達5.9億美元，而5nm器件的成本為4.16億美元。

在制造方面，代工廠的客戶可以在3nm走兩條不同的路，但同樣要面臨艱難的選擇和各種權衡。

臺積電計劃通過縮小5nm FinFET的尺寸來將FinFET擴展到3nm，盡可能實現(xiàn)無縫過渡。IBS的瓊斯說：“ TSMC計劃在2022年第三季度為蘋果公司提供3nm FinFET的量產(chǎn)，計劃在2023年實現(xiàn)高性能計算?！?/span>

不過，這是一項短期策略。當鰭片寬度達到5nm（等于3nm節(jié)點）時，F(xiàn)inFET將接近實際極限。根據(jù)新的IDRS文件，3nm節(jié)點相當于16nm至18nm的柵極長度，45nm的柵極間距和30nm的金屬間距。相比之下，5nm節(jié)點相當于18nm至20nm的柵極長度，48nm的柵極間距和32nm的金屬間距。

一旦FinFET碰壁，芯片制造商將遷移到納米片F(xiàn)ET。三星從一開始就采用3nm的納米片F(xiàn)ET，根據(jù)IBS的數(shù)據(jù)，該產(chǎn)品定于2022年第四季度實現(xiàn)生產(chǎn)。

IBS還稱，臺積電計劃在2024年推出2nm的納米片F(xiàn)ET。英特爾也在開發(fā)GAA。多家無晶圓廠設計公司正在研究3nm和2nm器件，蘋果等公司計劃將該技術用于下一代器件。

納米片F(xiàn)ET是從FinFET進化而來的。在納米片中，來自FinFET的鰭被放在其側面，然后被分成單獨的水平片。片與片之間形成通道。第一納米片F(xiàn)ET將可能具有3個左右的片，用一扇門包裹著所有的薄片或通道。納米片在結構的四個側面上實現(xiàn)了柵極，比FinFET能夠更好地控制電流。Leti的高級集成工程師Sylvain Barraud說：“除了具有更好的柵極控制能力（與FinFET相比）以外，GAA堆疊的納米片F(xiàn)ET還具有更高的有效溝道寬度，從而提供了更高的DC性能?！?/span>

相對于FinFET，納米片F(xiàn)ET還具有其他優(yōu)勢。在FinFET中，器件的帶寬被量化，這影響了設計的靈活性。在納米片中，IC供應商有能力改變晶體管中片的寬度。例如，具有更寬薄片的納米片提供了更多的驅動電流和性能。窄的納米片具有較小的驅動電流，但占用的面積較小。

“寬范圍的可變納米片寬度提供了更大的設計靈活性，對于FinFET來說由于鰭片數(shù)量不連續(xù)，更加靈活的設計性是不可能的。最后，由于使用不同的功函數(shù)金屬，GAA技術還提出了多種閾值電壓特性”， Barraud說。

首批3nm器件開始以早期測試芯片的形式出現(xiàn)，在最近的一次活動中，三星披露了基于3nm納米片技術的6T SRAM的開發(fā)。這個設備解決了一個主要問題，SRAM微縮了器件的面積，但同時也增加了位線（BL）電阻。作為響應，三星將自適應雙BL和電池供電輔助電路集成到SRAM中。

三星研究員Taejoong Song在論文中說：“提出了一種全能的SRAM設計技術，該技術可以在功耗、性能和面積之外，更自由地提高SRAM容限。此外，提出了SRAM輔助方案來克服金屬電阻，從而最大限度地提高了GAA器件的優(yōu)勢?！?/span>

同時，IBM最近展示了一種處于測試階段的2nm芯片。該器件基于納米片F(xiàn)ET，可以集成多達500億個晶體管，每個晶體管由三個納米片組成，每個納米片的寬度為14nm，高度為5nm。總的來說，該晶體管具有44nm的接觸多晶硅間距和12nm的柵極長度。

IBM仍在研發(fā)中，目標是在2024年推出該芯片。但在任何節(jié)點上，納米片器件在投入生產(chǎn)之前都面臨若干挑戰(zhàn)。IBM混合云研究副總裁Mukesh Khare說：“挑戰(zhàn)的數(shù)量沒有限制。我想說最大的挑戰(zhàn)包括泄漏。如何降低功率？當薄板厚度為5nm且通道長度為12nm時，如何提高小尺寸的性能？如何在2nm內獲得合理的RC效益？最后，芯片必須優(yōu)于先前的節(jié)點。”

制造納米片F(xiàn)ET是困難的。“在全能門納米片/納米線中，我們必須在看不見的結構下進行處理，而在該結構下進行測量更具挑戰(zhàn)性。這將是一個更加困難的過渡，” Lam Research計算產(chǎn)品副總裁David Fried說。

在工藝流程中，納米片F(xiàn)ET首先在襯底上形成超晶格結構，外延工具在襯底上沉積硅鍺（SiGe）和硅（Si）的交替層。這需要極端的過程控制。“對每一對Si / SiGe的厚度和成分進行在線監(jiān)測至關重要，這些參數(shù)是器件性能和量產(chǎn)良率的關鍵?！?Bruker產(chǎn)品營銷總監(jiān)Lior Levin說。“

下一步是在超晶格結構中開發(fā)微小的垂直鰭片。然后，形成內墊片，形成源極/漏極，接著進行溝道釋放工藝。柵極被開發(fā)出來，形成納米片F(xiàn)ET。

圖2：堆疊納米片F(xiàn)ET的工藝流程。資料來源：Leti/半導體工程